宙斯黃

摘要： 1.Which is the command used to find the available shells in your Operating System Linux ?Ans : $echo $shell2.Which is the command used to view the environment variables?Ans: printenv3. How do you recall last command from the history list in Cshell ?Ans: !!4. How do you print the current job in Cshel 閱讀全文

摘要： 1. What is clocking block?Ans: Clocking block can be declared using the keywords clocking and endclocking. A clocking block is mainly used in the testbench in order to avoid race conditions. Clocking blocks are used to assemble all the signals. They are useful in separating clocking activities from 閱讀全文

摘要： Useful SystemVerilog System TasksTask NameDescription$sscanf(str,format,args);$sscanf 將字符串按照某個模板格式進行掃描，其字符串格式和C語言中的printf()函數類似$sformat(str,format,args);$sformat是$sscanf的反函數。將字符串按照給定的格式填入相應的參數args中$display(format,args);$display就是Verilog的printf語句，在stdout上顯示格式化的字符串$sformatf(format,args);$sformatf任務和$s 閱讀全文

摘要： 讀英文文獻經常會碰到一些關鍵術語，今天看了Assert和deassert,把它們的含義轉載出來，供大家查閱。 1、Assert（Asserting、Asserted）； assert的意思就是把信號變為active（可以理解為有效），根據系統有求不同，該有效電平可以是高電平（即高有效）也可以是低電平（即低有效）。 2、De-assert（Deassert、deasserting、deasserted）； de-assert的意思就是解除active狀態，就是信號變為非active狀態，可以是高也可以是低。 3、下面是對它們的英語解釋： Assert：Set a signal to its “. 閱讀全文

摘要： 在傳統的設計中，軟件似乎不是硬件設計和驗證工程師一開始就關心的事情。RTL設計就是硬件設計，而Testbench的設計目的就是激勵、響應、檢查硬件的RTL設計的行為是否正確。Testbench是為驗證RTL代碼而設計，因此很多時候Testbench所完成的工作大部分都是軟件工作，在SoC 設計中更是如此。因此，實際上，采用C/C++等軟件語言更適合Testbench。Testbench大都是行為模型，所有的硬件描述語言都支持行為級建模。對于SystemC，行為級建模似乎更加重要。為了強調行為建模的重要性，在SystemC和 SystemVerilog逐漸流行的同時，transaction l. 閱讀全文

摘要： Accellera標準組織最近決定，將SystemVerilog 3.1a捐獻給新的IEEE工作組，而不是負責Verilog標準化的IEEE 1364工作組，評論家擔心此舉將使Verilog語言出現分化，IEEE內部也將有兩個獨立的Verilog標準機構。 Accellera將向IEEE標準協會(IEEE-SA)最近成立的CAG SystemVerilog研究組織捐獻該語言，而不是在IEEE設計自動化標準委員會(DASC)管理下運作的IEEE 1364委員會。該研究組織將以IEEE 1800的名義發布PAR項目授權請求。Accellera要求在EEE 1364和IEEE 1800之間指定協調人 閱讀全文

摘要： 有些PDF文檔本來有書簽的，但是書簽面板在被拖出來后，放不回去了，再重新打開PDF文件，不顯示書簽面板。怎么辦？兩個方法：1，在打開的PDF文件左側灰色的部分，右鍵單擊，選擇“重置面板”，就可以顯示書簽面板了。2，在打開的PDF文件的頂部，找到“文件”--“屬性”，調出“文檔屬性”--“初始視圖”--“布局和放大率”欄下面的“導覽標簽”--選擇”書簽面板和頁面“。點擊”確定“。 然后點PDF文件頂部的菜單欄的”保存“。保存退出PDF文件，重新打開，應該就有了。 閱讀全文

摘要： 2000年, Verisity Design（現在的Cadence Design System公司）引進了Verification Advisor（vAdvisor）采用了e語言，包含了激勵的產生，自動比對的策略，覆蓋率模型。e語言是面向對象語言，這是業界開始使用面向對象語言 進行測試平臺的建立。2002年，Verisity公司公布了第一個驗證庫——e可重用方法學（eRM）。2003年，Synopsys公司公布了可重用驗證方法學庫（RVM），這個方法學采用了Synopsys公司的vera語言。2006年，Mentor公司公布了高級驗證方法學（AVM）。這個方法學主要是采用了OSCI Syste 閱讀全文

摘要： PrimeTime是Synopsys的一個單點的全芯片、門級靜態時序分析器。它能分析大規模、同步、數字ASICS的時序。PrimeTime工作在設計的門級層次，并且和Synopsys其它工具整合得很緊密。 基本特點和功能： 時序檢查方面：建立和保持時序的檢查（Setup and hold checks）重新覆蓋和去除檢查（Recovery and removal checks）時鐘脈沖寬度檢查(Clock pulse width checks)時鐘門鎖檢查(Clock-gating checks) 設計檢查方面：沒有時鐘端的寄存器沒有時序約束的結束點（endpoint）主從時鐘分離（Maste 閱讀全文

摘要： Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: L 閱讀全文