宙斯黃

摘要： 1，每個sequence都有一個body任務。當一個sequence啟動后，會自動執行sequence的body任務，所以在sequence的class中，一定要有一個名為body的task。 此外，如果一個sequence中，還有pre_body與post_body，則這兩個task，會分別在bo 閱讀全文

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摘要： 一個類，只定義了而沒有實例化，是沒有任何意義的，但也有特殊情況，對于一個靜態類，即其成員變量都是靜態的，不實例化也可以正常使用； 類要想和DUT通信，不能在類里定義接口，會報錯，只能在類里定義虛擬接口；若直接基于sv的測試平臺中是在new函數中調用接口，在UVM中則通過uvm_config_db:: 閱讀全文

摘要： 形參出現在函數定義中，在整個函數體內都可以使用， 離開該函數則不能使用。實參出現在主調函數中，進入被調函數后，實參變量也不能使用。 形參和實參的功能是作數據傳送。發生函數調用時， 主調函數把實參的值傳送給被調函數的形參從而實現主調函數向被調函數的數據傳送。1.形參變量只有在被調用時才分配內存單元，在 閱讀全文

摘要： 最近在項目中使用gvim打開一個文件，發現對某個變量不識別。 后來發現是gvim中對{$comm_ver}，帶花括號的變量不識別。 類似這樣:parameter memory_spec = " ${comm_ver}/soc_ver/sim/xxxx.soma " ; 但是此變量可以被VCS仿真器識 閱讀全文

摘要： 最近在項目中，發現驗證環境中的頂層的program(一般將program作為驗證環境的入口)，都是automatic的。 其實Program默認是static的，那么為什么需要把驗證環境做成automatic呢？ 原因如下： 如果不加automatic，則program中的變量是static，也就是 閱讀全文

摘要： 概述： FIFO是電路設計中非常重要的一個基本電路。一般的超大規模集成電路中，都會用到FIFO。所以，FIFO是每個SOC設計和驗證工程師必須掌握的一種核心電路。 FIFO電路又分為異步FIFO和同步FIFO。 同步FIFO：讀寫時鐘為同一個時鐘的FIFO，即為同步FIFO。 異步FIFO：讀寫時鐘 閱讀全文

摘要： AMBA：Advanced Microcontroller Bus Architecture，是ARMA公司的片內互聯總線協議。 1995 － AMBA1.0 APB外設總線及ASB系統總線發布。 1999 － AMBA2.0 AHB系統總線發布，APB總線升級為同步總線。 2003 － AMBA3 閱讀全文

摘要： 我們知道，verilog語法標準中是沒有program的，program是systemverilog語法標準新增的內容。 那么，為什么要新增一個program呢？主要考量是基于電路的競爭與冒險。 為避免仿真和設計競爭問題(race condition)，systemverilog中引入了progra 閱讀全文

摘要： 隨著IC設計復雜度的提高，模塊間互聯變得復雜，SV引入接口，代表一捆連線的結構。 Systemverilog語法標準，新引入一個重要的數據類型：interface。 interface主要作用有兩個：一是簡化模塊之間的連接；二是實現類和模塊之間的通信； 接口（interface）為硬件模塊的端口提供 閱讀全文