我們知道，verilog語法標(biāo)準(zhǔn)中是沒有program的，program是systemverilog語法標(biāo)準(zhǔn)新增的內(nèi)容。

那么，為什么要新增一個program呢？主要考量是基于電路的競爭與冒險。

為避免仿真和設(shè)計競爭問題(race condition)，systemverilog中引入了program的概念。

所有與設(shè)計相關(guān)的線程在module中執(zhí)行，而與驗證有關(guān)的線程則在program中運行。在仿真過程中，這兩種線程運行在不同的時間步(time step)，從而解決了競爭問題。

module與program的區(qū)別：

Program和module的另一個區(qū)別是module允許嵌套，而program不允許。