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摘要：        
目標器件：復旦微FPGA：JFM7K325T8FCBGA676（對標Xilinx Kintex-7系的XC7K325T） 工程背景：送入FPGA的外部時鐘為差分時鐘，時鐘送入FPGA后，經(jīng)過PLL輸出至DDR3，但在implementation時失敗 bug message： [Place 30-1    閱讀全文

      


      
        
      
        
      posted @ 2021-11-10 15:38
火警119
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摘要：        
目標器件：復旦微FPGA：JFM7K325T8FCBGA676（對標Xilinx Kintex-7系的XC7K325T） 工程背景：板載4片DDR（AllianceMemory_DDR3L_8G_AS4C512M16D3LB-12BCN-BIN），F(xiàn)PGA實現(xiàn)DDR的簡單讀寫測試 bug messa    閱讀全文

      


      
        
      
        
      posted @ 2021-11-10 15:13
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