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摘要： 在編譯openocd環境的基礎上，安裝下述庫， pacman -S mingw-w64-x86_64-gdb pacman -S bison /home/riscv-gnu-toolchain/riscv-gdb/gdb/ada-exp.y: In function 'int ada_parse(p 閱讀全文

摘要： Windows本地編譯OpenOCD 之前嘗試過cygwin編譯，可以運行但是編譯過程中依賴太多的動態庫，放棄； MinGW，由于環境問題，或許是因為太久沒更新了，編譯不過； 切換到MSYS2上，建議采用國內鏡像，先安裝MSYS2 https://www.msys2.org/ 編輯 /etc/pac 閱讀全文

摘要： 通過cygwin編譯，需要依賴很多庫文件，因此切換到MinGW平臺。 ./bootstrap mkdir /openocd_win ./configure PKG_CONFIG_PATH=/usr/lib/pkgconfig LDFLAGS="-Wl,-s" --enable-ftdi --enab 閱讀全文

摘要： AR# 45304 iMPACT Spartan-6 FPGA - "WARNING:iMPACT:2217-Error shows in the status register, CRC Error bit is Not 0" https://www.xilinx.com/support/answ 閱讀全文

摘要： 下載器與板級之間的連接如下：有關iFPGA-Cable，可參考 iFPGA-Cable FT2232H Xilinx / Altera / Lattice 三合一JTAG & UART調試器-詳細使用說明 JTAG紅色為1腳，請注意 RX接板級TX TX接板級RX UART_Vref接板級VCC G 閱讀全文

摘要： Xilinx 平臺：ISE 14.7/Vivado 2014.4+； Lattice 平臺：Diamond軟件自動識別，免驅動； Altera 平臺：安裝相關插件，支持； 串 口：波特率最高達921600； JTAG 時 鐘：~30MHz； 參 考 電 壓：1.8V≤Vref≤5.0V； 閱讀全文

摘要： 因調試需要，進行后仿真，ISE生成的sim文件和sdf文件 SDF文件 頂層仿真文件 do文件 Modelsim仿真波形如下 閱讀全文

摘要： 基本特性： Channel A: USB2.0接口，速率大30MB/S，免固件開發； Channel B為UART，或者MPSSE，可以當做串口，或者SPI升級，燒寫Flash使用； 閱讀全文

摘要： 由于涉及到VHDL工程，但實際工作中，用Verilog更多些，因此安裝X-HDL進行轉換，安裝步驟與使用如下： X-HDL進行破解，破解如下： 安裝完畢后，打開一個帶轉換的文件，進行如下操作： 鏈接：https://pan.baidu.com/s/1p3RoDLv2YQmvf1-S2cmr3g 密碼 閱讀全文

摘要： 閱讀全文

摘要： Vivado綜合錯誤： [Synth 8-2543] port connections cannot be mixed ordered and named ["*_Top.v":1151] 出現問題： 解決： 閱讀全文

摘要： 可以通過： 可以通過修改用戶環境變量路徑的方法解決：方法：右鍵我的電腦\屬性\高級系統設置\環境變量\用戶環境變量，找到變量TEMP和TMP，將變量值中的“%USERPROFILE%”使用“C:\user\default”代替，重啟電腦，再次打開工程，就可編譯成功了！！ http://www.ope 閱讀全文

摘要： 編譯好kernel和driver 加載firmware后，運行下述命令。 mkdir /var/run/ mkdir /var/run/hostapd ifconfig -a ifconfig wlan0 up ifconfig wlan0 193.168.8.1 hostapd /etc/host 閱讀全文

摘要： 對于工程師而言，畫時序圖，一般用Visio，下載可在網上百度下 或者采用TimeGen，http://www.xfusionsoftware.com/ TimeGen - Timing Diagram SoftwareCreate Timing Diagrams the Easy Way! 還有另外 閱讀全文

摘要： 支持正基WiFi模塊、高通WiFi模塊； 2.4G速率； 5G AC速率； 支持SoftAP、STA模式； 閱讀全文

摘要： Xilinx 提供了3種DMA AXI-DMA AXI-CDMA AXI-VDMA 使用CDMA能夠滿足項目需求(MM-MM)，DS文檔介紹如下： The Xilinx LogiCORE? IP AXI Central Direct Memory Access (CDMA) core is a so 閱讀全文

摘要： Description Attached to this Answer Record is an Example Design for using the AXI DMA in polled mode to transfer data to memory. Solution This design 閱讀全文

摘要： 21:56:16 INFO : Launching XSDB server: xsdb.bat C:/Xilinx/SDK/2015.4/scripts/xsdb/xsdb/xsdb-server.tcl21:59:18 ERROR : Timed out. 180 seconds have ela 閱讀全文

摘要： 最新版本Vivado 2018.3下載地址 鏈接：https://pan.baidu.com/s/17aE-vICRQYN27bD2sXCLxg 提取碼：ilg5 由于工程需要，下載VIVADO2018.3，下載地址為：https://www.xilinx.com/support/download. 閱讀全文

摘要： USB 2.0接口，實測速度40Mbyte/s； 一個接口實現兩種功能(USB2.0+FPGA配置)； 免固件開發； 完整的FPGA代碼，即拿即用； FPGA邏輯工程師開發USB接口福音； 平臺可移植性強 縮短產品開發周期 閱讀全文