FPGA產生PLL

LED子module，顯示FPGA在運行

USB控制子module，USB時鐘輸入，狀態輸入，總線輸出，USBFIFO地址總線，數據雙向總線。

USB狀態機，Flaga有效時，轉為讀狀態，flaga為0，轉為stop狀態

Flagb有效，且FIFO為空時，轉為寫狀態。

否則時IDLE。

狀態改變時，產生FX2時序

FIFO實現異步：USB時鐘域和FPGA控制時鐘域通過FIFO連接。