ChaoyaWang

摘要： 在剛開始學(xué)習(xí)FPGA的時候，使用Quartus Prime的GUI界面創(chuàng)建工程是一個再平常不過的事兒，但是隨著項(xiàng)目的增多，有很多項(xiàng)目可能會用到之前項(xiàng)目的代碼，如果用GUI界面添加代碼也可以，但是總覺得這種方法效率太低（點(diǎn)擊New Project Wizard->選擇工程目錄，輸入工程名，頂層文件名- 閱讀全文

摘要： 命令行下載程序方式 右鍵打開Windows終端(管理員)，切換到待下載程序所在目錄下，輸入指令：quartus_pgm -c USB-BlasterII -m jtag -o "bpv;XXX.pof"，這里的XXX.pof就是待下載程序的完整名稱 -c代表指定對應(yīng)的cable名稱，如果不確定cab 閱讀全文

摘要： 近期自己寫的算法需要給其他人員用，但是不能分享源代碼，嘗試對算法工程打包成exe文件，記錄一下打包步驟 打包步驟： 命令窗口輸入指令deploytool，在彈出窗口選擇Application Compiler 在彈出窗口根據(jù)以下步驟進(jìn)行算法工程打包： 1、選擇算法主代碼.m文件 2、選擇生成exe文 閱讀全文

摘要： 軟件bug，只需要隨意修改一下top的文件，使之變化，再保存編譯即可。 閱讀全文

摘要： 1. 讀取數(shù)據(jù)方法： reg [DATAIN_WIDTH-1:0] mem[9999:0]; //讀數(shù)據(jù) initial begin $readmemh("data.txt",mem); end 2. 寫入數(shù)據(jù)到txt方法，這里的datavalid為寫入數(shù)據(jù)有效信號 initial begin fd 閱讀全文

摘要： 可能會遇到的問題： Signaltap 抓到的廣播包有誤碼： 可以看到這一包數(shù)據(jù)應(yīng)該是，源MAC地址為00:2B:67:3B:F0:29，但是Signaltap 抓到的接收數(shù)據(jù)源MAC地址是3b:77:3B:C0:29:20 誤碼很嚴(yán)重，而且eth_fifo_rx_err提示有CRC錯誤 原因：由于 閱讀全文

摘要： 寄存器配置好了之后，就可以開始進(jìn)行數(shù)據(jù)的收發(fā)了，以太網(wǎng)幀格式如下： 我的工程（器件：10M50DAF484C6GES），按照以太網(wǎng)幀格式FPGA接收PC端發(fā)來的廣播及單播數(shù)據(jù)如下： 廣播數(shù)據(jù) 單播數(shù)據(jù)(FPGA MAC為： 00-1C-23-17-4A-CB)，PC端發(fā)送的數(shù)據(jù)為11111111… 閱讀全文

摘要： 寄存器配置方法： 根據(jù)手冊5.3Register Initialization進(jìn)行寄存器配置（我這里是MII接口） 我給工程加了上電復(fù)位1us的模塊，復(fù)位之后，開始進(jìn)行寄存器設(shè)置，確保上電所有的寄存器被正確設(shè)置 寄存器配置部分代碼如下，init_cnt為初始化計(jì)數(shù)器，上電復(fù)位完成之后，開始計(jì)數(shù) // 閱讀全文

摘要： IP功能仿真 首先需要在創(chuàng)建的工程IP Catalog中找到Triple speed ethernet IP，雙擊打開該IP，選擇10/100Mb Small MAC，接口選擇MII 在MAC Options里將Enable MAC 10/100 half duplex support（半雙工支持） 閱讀全文

摘要： 模塊框圖 模塊信號 MAC （MAC控制接口） clk 控制邏輯時鐘 reg_addr 控制接口地址寄存器，8位 reg_wr 控制接口，寫使能 reg_data_in 控制接口數(shù)據(jù)輸入，32位 reg_data_out 控制接口數(shù)據(jù)輸出，32位 reg_busy 控制接口忙信號，高電平代表寄存器當(dāng) 閱讀全文