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      摘要: 點(diǎn)擊查看代碼 "Vim SystemVerilog Syntax Highlight " " Vim syntax file " Language: Verilog/SystemVerilog HDL + UVM " Author: Amit Sethi, Amal Khailtash, Khali 閱讀全文
      posted @ 2024-05-11 14:44 LeslieQ 閱讀(27) 評(píng)論(0) 推薦(0)
      摘要: Vim 從入門到精通 聲明:該文章轉(zhuǎn)載自github - wsdjeg的項(xiàng)目(見如下鏈接),此處僅供查閱方便:https://github.com/wsdjeg/vim-galore-zh_cn#vim-%E4%BB%8E%E5%85%A5%E9%97%A8%E5%88%B0%E7%B2%BE%E9 閱讀全文
      posted @ 2024-01-16 16:32 LeslieQ 閱讀(118) 評(píng)論(0) 推薦(0)
      摘要: 轉(zhuǎn)自:https://blog.csdn.net/weixin_48157494/article/details/151726600 閱讀全文
      posted @ 2025-09-24 17:15 LeslieQ 閱讀(39) 評(píng)論(0) 推薦(0)
      摘要: 代碼被閱讀的頻率遠(yuǎn)遠(yuǎn)超過編寫的頻率。在團(tuán)隊(duì)中保持一致的編碼風(fēng)格能夠顯著提升代碼的可讀性,這是節(jié)省工程時(shí)間最有效(也是最簡單)的方法之一。 在眾多編程語言中,Python 可以說是最優(yōu)雅的。閱讀他人編寫的 Python 代碼非常輕松,即使是復(fù)雜的代碼邏輯也不會(huì)讓人望而卻步。更重要的是,初學(xué)者編寫的代碼與核心開發(fā)者的代碼在風(fēng)格上高度一致。這主要?dú)w功于 PEP8 這一 Python 代碼風(fēng)格指南,整個(gè)社區(qū)對(duì)這份文檔的采納程度令人驚嘆。 本風(fēng)格指南借鑒了 PEP8 的成功經(jīng)驗(yàn)和部分結(jié)構(gòu),同時(shí)結(jié)合了 UVM 庫的最佳實(shí)踐,避免重復(fù)造輪子。 閱讀全文
      posted @ 2025-09-23 16:08 LeslieQ 閱讀(13) 評(píng)論(0) 推薦(0)
      摘要: SystemVerilog 宏使用指南(中文版) 介紹 什么是宏? 宏是使用 `define 編譯器指令創(chuàng)建的代碼片段。它們基本上有 3 個(gè)部分 - 名稱、一些文本和可選參數(shù)。 `define macroname(ARGS) macrotext 在編譯時(shí),代碼中出現(xiàn)的 macroname 都會(huì)被替換 閱讀全文
      posted @ 2025-09-23 15:37 LeslieQ 閱讀(111) 評(píng)論(0) 推薦(0)
      摘要: VCS 模式配置與使用完全指南 目錄 簡介 模式文件語法 基本結(jié)構(gòu) 配置選項(xiàng)詳解 錯(cuò)誤和警告處理 常用模式示例 通用代碼模式 IC設(shè)計(jì)驗(yàn)證專用模式 工具與腳本 如何調(diào)用PAT模式文件 注釋檢查腳本 最佳實(shí)踐 完整示例 簡介 VCS(版本控制系統(tǒng))模式文件是一種定義如何識(shí)別和處理代碼中特定模式的配置文 閱讀全文
      posted @ 2025-04-21 14:01 LeslieQ 閱讀(75) 評(píng)論(0) 推薦(0)
      摘要: 測(cè)試點(diǎn)分解 測(cè)試點(diǎn)分解:驗(yàn)證與確認(rèn)過程的關(guān)鍵環(huán)節(jié) 0. 引言:驗(yàn)證 (Verification) vs. 確認(rèn) (Validation) 在深入測(cè)試點(diǎn)分解之前,理解驗(yàn)證(Verification)和確認(rèn)(Validation)的區(qū)別至關(guān)重要: 驗(yàn)證 (Verification):關(guān)注于“我們是否正確 閱讀全文
      posted @ 2025-04-15 15:04 LeslieQ 閱讀(269) 評(píng)論(0) 推薦(0)
      摘要: UVM Phase機(jī)制詳解 1. 概述 UVM Phase機(jī)制是驗(yàn)證環(huán)境執(zhí)行流程的核心控制機(jī)制,通過預(yù)定義的執(zhí)行階段確保驗(yàn)證組件的有序初始化和運(yùn)行。 2. 主要Phase及其作用 2.1 構(gòu)建階段 (Build Phases) graph TD A[build_phase] --> B[connec 閱讀全文
      posted @ 2025-03-05 15:32 LeslieQ 閱讀(217) 評(píng)論(0) 推薦(0)
      摘要: 如何在UVM中處理復(fù)位 1. 簡介 在電子設(shè)計(jì)中,通過專用信號(hào)"復(fù)位"將設(shè)計(jì)置入已知狀態(tài)是基本要求。復(fù)位信號(hào)的工作流程: 上電后斷言(Assert)復(fù)位信號(hào) 保持指定時(shí)鐘周期數(shù)(通常) 取消斷言(De-assert)使設(shè)計(jì)退出復(fù)位狀態(tài) DUT進(jìn)入規(guī)范定義的已知狀態(tài) 2. 使用UVC生成模塊驗(yàn)證的復(fù)位 閱讀全文
      posted @ 2025-03-03 21:43 LeslieQ 閱讀(270) 評(píng)論(0) 推薦(0)
      摘要: 如何正確結(jié)束UVM測(cè)試 1. UVM測(cè)試結(jié)束機(jī)制概述 傳統(tǒng)定向測(cè)試平臺(tái)通過調(diào)用$finish系統(tǒng)任務(wù)結(jié)束測(cè)試,而UVM采用基于異議機(jī)制(Objection Mechanism)的協(xié)同式結(jié)束策略。主要方法包括: 異議機(jī)制(Raise/Drop Objection) phase_ready_to_end 閱讀全文
      posted @ 2025-03-03 21:43 LeslieQ 閱讀(170) 評(píng)論(0) 推薦(0)
      摘要: UVM中斷處理機(jī)制 1. 中斷處理概述 在SoC系統(tǒng)中,中斷作為IP模塊的邊帶信號(hào),通常通過中斷控制器傳遞至CPU。主要應(yīng)用場(chǎng)景包括: graph TD A[中斷源] --> B[中斷控制器] B --> C[CPU響應(yīng)] C --> D[執(zhí)行ISR] 2. UVM實(shí)現(xiàn)方案 2.1 核心機(jī)制 使用g 閱讀全文
      posted @ 2025-03-03 21:43 LeslieQ 閱讀(97) 評(píng)論(0) 推薦(0)
      摘要: UVM接口信號(hào)同步機(jī)制 1. 同步場(chǎng)景與應(yīng)用 在UVM驗(yàn)證環(huán)境中,以下典型場(chǎng)景需要直接處理接口信號(hào): graph TD A[序列內(nèi)事務(wù)間隔控制] -->|基于時(shí)鐘周期| B(總線時(shí)序管理) C[錯(cuò)誤狀態(tài)過濾] -->|錯(cuò)誤信號(hào)監(jiān)控| D(覆蓋率采樣控制) E[中斷響應(yīng)機(jī)制] -->|中斷信號(hào)觸發(fā)| 閱讀全文
      posted @ 2025-03-03 21:42 LeslieQ 閱讀(94) 評(píng)論(0) 推薦(0)
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