VCS是編譯型Verilog模擬器，它完全支持OVI標準的Verilog HDL語言、PLI和SDF。VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。
　　VCS結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、RTL到Sign-Off等各個階段。VCS已經將 CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。 VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。

VCS是Synopsys公司的仿真工具.

  VCS對verilog模型進行仿真包括兩個步驟:
  1. 編譯verilog文件成為一個可執行的二進制文件命令為:
    $> vcs source_files

  2. 運行該可執行文件
    $> ./simv
 
  類似于NC, 也有單命令行的方式:
    $> vcs source_files -R
    -R 命令表示, 編譯后立即執行.

    下面講述常用的命令選項:
  -cm line|cond|fsm|tgl|obc|path     設定coverage的方式
 
  +define+macro=value+       預編譯宏定義

  -f filename             RTL文件列表

  +incdir+directory+           添加include 文件夾

  -I                 進入交互界面

  -l                 logfile文件名

  -P pli.tab             定義PLI的列表(Tab)文件

  +v2k                 使用推薦的標準

  -y                 定義verilog的庫

  -notice               顯示詳盡的診斷信息

  -o   指定輸出的可執行文件的名字,缺省是sim.v

待補充。