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      2021年1月25日

      對Xilinx FPGA的IDELAY的理解

      摘要: 為了調整項目中的時鐘與數據的時序關系,常常需要用到IDELAY這樣的PRIMITIVES,如何更好的來開發使用IDELAY,到底它是如何工作的,它和IDELAYCTRL又是如何連動的呢,這里做了一點探討,本文以V7的IDELAY2和IDELAYCTRL來整理,對基本的東西沒有展開,如果使用過這類Se 閱讀全文

      posted @ 2021-01-25 01:35 君子愛才好色 閱讀(786) 評論(0) 推薦(0)

      2021年1月22日

      QuestaSim使用Xilinx庫的設置

      摘要: QuestaSim使用Xilinx庫的設置 https://blog.csdn.net/miracle_eicont/article/details/112926647 閱讀全文

      posted @ 2021-01-22 00:09 君子愛才好色 閱讀(173) 評論(0) 推薦(0)

      2021年1月21日

      知識點整理

      摘要: 在source insight加入擴展包*.clf的方法: 1、以前的版本請刪除options--> preferences-->languages-->Delete-->verilog hdl 2、options->preferences->languages->import-> .clf 3、d 閱讀全文

      posted @ 2021-01-21 12:41 君子愛才好色 閱讀(153) 評論(0) 推薦(0)

      PCB線寬與電流的關系

      摘要: 閱讀全文

      posted @ 2021-01-21 12:05 君子愛才好色 閱讀(70) 評論(0) 推薦(0)

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