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wire和reg型變量的組合使用

摘要：模型功能實(shí)現(xiàn)寄存器之間的連線實(shí)現(xiàn)寄存器的聲明建構(gòu)時(shí)鐘的時(shí)序系統(tǒng) 模型框圖 `timescale 1ns / 1ps /* */ // ******************************************************************************* 閱讀全文

posted @ 2024-03-27 21:50 綠葉落秋風(fēng) 閱讀(290) 評(píng)論(0) 推薦(0)

parameter常數(shù)及常數(shù)函數(shù)的使用

摘要：模型功能常數(shù)在verilog設(shè)計(jì)中具備特殊的含義一個(gè)可以由編譯器進(jìn)行處理的數(shù) 和C語(yǔ)言中常數(shù)一個(gè)不變的變量的作用不同在verilog中，常數(shù)更多地作為預(yù)編譯變量以提高設(shè)計(jì)的靈活性在上一篇文章中已經(jīng)使用的genvar i就是用于級(jí)聯(lián)變量而存在也就是說(shuō) verilog的常數(shù)更多地服務(wù)于結(jié)構(gòu)描述閱讀全文

posted @ 2024-03-27 00:45 綠葉落秋風(fēng) 閱讀(211) 評(píng)論(0) 推薦(0)

module的定義及端口的作用

摘要：模型功能 module是verilog中層次劃分的基本單元通過(guò)module之間的調(diào)用，可以實(shí)現(xiàn)硬件描述層次的提高端口列表則是module的輸入輸出，和數(shù)字電路的走線連接等效基于module的不斷地疊加，verilog可以完成從底層的與或門到復(fù)雜數(shù)字系統(tǒng)的逐步設(shè)計(jì) 模型框圖 //module d 閱讀全文

posted @ 2024-03-25 22:09 綠葉落秋風(fēng) 閱讀(180) 評(píng)論(0) 推薦(0)

verilog注釋及vscode插件terosHDL

摘要：模型功能實(shí)現(xiàn)代碼的注釋的方法基于vscode的文檔自動(dòng)生成模型框圖 `timescale 1ns / 1ps /* */ // ******************************************************************************* // 閱讀全文

posted @ 2024-03-24 13:39 綠葉落秋風(fēng) 閱讀(1148) 評(píng)論(0) 推薦(0)

verilog模型概述

摘要：模型功能 verilog是硬件描述語(yǔ)言的一種，主要用于ASIC和FPGA中，用于實(shí)現(xiàn)數(shù)字邏輯控制。相較于VHDL，verilog的語(yǔ)法更加接近C語(yǔ)言，格式也更加寬松，具備更強(qiáng)的靈活性。模型框圖 verilog在FPGA內(nèi)主要用于描述寄存器行為以及連線關(guān)系，也可以通過(guò)特定的原語(yǔ)實(shí)現(xiàn)特殊硬件的調(diào)用，閱讀全文

posted @ 2024-03-23 16:34 綠葉落秋風(fēng) 閱讀(150) 評(píng)論(0) 推薦(0)

bram_to_vid

摘要： Entity: bram_to_vid File: bram_to_vid.v Diagram Description Company: Fpga Publish Engineer: FP Revision: 0.01 Revision 0.01 - File Created Generics Ge 閱讀全文

posted @ 2024-01-21 20:30 綠葉落秋風(fēng) 閱讀(18) 評(píng)論(0) 推薦(0)

shk_to_bram

摘要： Entity: shk_to_bram File: shk_to_bram.v Diagram Description Company: FpgaPublish Engineer: FP Create Date: 2024/01/12 21:19:05 Revision 0.01 - File Cr 閱讀全文

posted @ 2024-01-14 00:21 綠葉落秋風(fēng) 閱讀(15) 評(píng)論(0) 推薦(0)

cyc_to_led

摘要： Entity: cyc_to_led File: cyc_to_led.v Diagram Generics Generic name Type Value Description MD_SIM_ABLE 0 sim mode enable WD_LED_LIGHT 27 LED light spa 閱讀全文

posted @ 2024-01-09 23:23 綠葉落秋風(fēng) 閱讀(33) 評(píng)論(0) 推薦(0)

FPGA模塊化設(shè)計(jì)

摘要：模塊化設(shè)計(jì)出發(fā)點(diǎn) 在實(shí)際地操作中，總有一些基礎(chǔ)的模塊需要不斷地尋找，往往需要消耗大量的時(shí)間。為了節(jié)約模塊化設(shè)計(jì)的時(shí)間，提高設(shè)計(jì)的效率。在這里將一些基礎(chǔ)的模塊全部進(jìn)行封裝，利用網(wǎng)絡(luò)的便捷性，實(shí)現(xiàn)快速地基礎(chǔ)模塊的調(diào)用。同時(shí)在這個(gè)過(guò)程中，利用FPGA的拓展性，實(shí)現(xiàn)代碼的最大化利用。同時(shí)，也考慮到模塊化封裝閱讀全文

posted @ 2024-01-08 23:00 綠葉落秋風(fēng) 閱讀(97) 評(píng)論(0) 推薦(0)

QT實(shí)現(xiàn)參數(shù)批量配置

摘要： # QT實(shí)現(xiàn)批量配置 ## 需求 * 一些參數(shù)需要批量化配置 * 之前搭建的FPGA的寄存器控制模型 * 使用AXI-lite搭建 * 直接操作上位機(jī) * 這里需要一個(gè)可以快速配置所有參數(shù)的上位機(jī) * 需要保存文件，可以保留上一次的參數(shù) ## 直接實(shí)現(xiàn) * 使用輸入框復(fù)制，每個(gè)輸入框配置一個(gè)下載按鈕閱讀全文

posted @ 2023-06-26 23:46 綠葉落秋風(fēng) 閱讀(188) 評(píng)論(0) 推薦(0)