1.1

3 輸入多數表決器。

整體方案設計

數據

• 輸入信號\(XYZ\)：三個表決數據
• 輸出信號\(F\)：輸出項，表示多數表決數據

輸入輸出引腳

需要 3 個輸入引腳和 1 個輸出引腳

模塊

三個與門和一個或門，具體見下

原理圖和電路圖

原理圖

電路圖

仿真測試

代表性輸入輸出

• \(X=1 \ Y=0 \ Z=0\)
• \(X=1 \ Y=1 \ Z=0\)

可以看到都沒問題

錯誤現象及分析

• 沒遇到錯誤

1.2

利用 CMOS 晶體管構建兩輸入或門。

整體方案設計

數據

• \(XY\)：兩個輸入
• \(F\)：或結果輸出

輸入輸出引腳

兩個輸入引腳、1 個輸出引腳

模塊

3 對 CMOS 晶體管

原理圖和電路圖

• 原理圖
• 電路圖

仿真測試

代表性輸入輸出

• \(X=0 \ Y=0\)
• \(X=1 \ Y=0\)

錯誤現象及分析

• 沒有遇到錯誤

1.3

利用基本邏輯門和 CMOS 晶體管實現多路選擇器。

整體方案設計

數據

• \(D0，D1\)：兩個輸入端
• \(S\)：控制端，用于從D1，D2中選擇作為結果

輸入輸出引腳

3 個輸入端和 1 個輸出端

部件

兩個 2 輸入與門、1 個 2 輸入或門、1 個非門

原理圖和電路圖

仿真測試

冒險檢測

• 設置\(D_0=D_1=S=1\)，觀察輸出值
  
  兩個探針處還是保持原狀態，分別是 1 和 0，說明非門的輸入端并沒有隨著 S 的改變而立即發生變化
• 第一次單步仿真
  
  此時非門輸入端發生變化，但其輸出端沒有立即發生變化
• 第二次單步仿真
  
  此時非門輸出為 1，但上面的與門的輸出沒有變化
• 第三次單步仿真
  
• 第四次單步仿真
  
  直到第 4 次單步仿真后每個邏輯門才都轉變為正確的輸入/輸出狀態

單步仿真過程反映了信號在電路中的延遲情況。第1 次點擊進行單步仿真后，經過后續 3 次單步仿真后整個電路得到正確的輸入/輸出狀態，即從輸入到輸出共經過了非門、與門和或門 3 級邏輯門延遲

錯誤現象及分析

• 沒有遇到錯誤

1.4

• 使用傳輸門實現選擇器

整體方案設計

輸入輸出引腳

• \(D0，D1\)：兩個輸入端
• \(S\)：控制端，用于從D1，D2中選擇作為結果

原理圖和電路圖

原理圖

電路圖

仿真測試

代表性輸入輸出

• \(D0=1 \ D2=0 \ S=0\)
• \(D0=0 \ D2=1 \ S=1\)

錯誤現象及分析

沒有遇到錯誤

1.5

整體方案設計

輸入輸出引腳

• \(D(D0~D3)\)：四位輸入
• \(S(S0~S1)\)：兩位控制信號，用于選擇輸入作為結果

原理圖和電路圖

• 4-1 MUX
  
• 2-1 MUX
  

仿真測試

代表性輸入輸出

• \(D=0001 \ S=00\)
• \(D=0100 \ S=01\)

錯誤現象及分析

沒有遇到錯誤

思考題

根據 2 選 1 多路選擇器的與-或電路，替換成與非-與非電路，并分析兩種電路的特性。

只需要證明與門，或門和非門都可以通過與非門實現
實際上，我們有：\(\overline{S}=S \text{NAND} S, A+B=\overline{\overline{A}\cdot\overline{B}}=(A\space NAND\space A)\space NAND\space (B \space NAND\space B)A\cdot B=\overline{\overline{A\cdot B}}=\overline{\overline{A}+\overline{B}}\)（然后套入前面一個公式即可）
特性：

• 與-或電路直觀，但晶體管數較多導致功耗和面積較高
• 與非-與非電路反之

實現 4 位二進制數轉換成格雷碼的轉換電路。

實現 4 位二進制數的奇偶校驗位生成電路。