摘要：
簡介： 對于寫在秋招簡歷上的項目，本人在此進行一些講解和分析；其中講解主要包括： 基于FPGA實現的多通道視頻采集卡（2023年集創賽FPGA賽道題目）多通道車載自動駕駛傳感器數據采集系統（實驗室項目）UDP協議萬兆以太網收發及FPGA驗證（個人項目）這三個項目之中的模塊。一些模塊在多個項目中都存在 閱讀全文
posted @ 2024-08-30 17:07
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搬運：SystemVerilog斷言與bind實踐 - 知乎 在集成電路前端工作中，設計和驗證都會用到斷言(SVA), 設計用斷言初步保證狀態機等按設想跳轉, 而驗證希望用斷言覆蓋信號級的功能點。在使用斷言時，即使你是設計人員, 也不太推薦將斷言寫在RTL代碼的同一文件里，因為按照理解，RTL是可綜 閱讀全文
posted @ 2025-10-15 17:57
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整個實現可以分解為三個關鍵部分： 宏本身： 發起注冊請求。 注冊函數 (register_super_type): 記錄類型關系。 回調執行引擎 (uvm_do_callbacks): 查詢并使用記錄的關系。 下圖清晰地展示了這三個部分如何協同工作，實現回調繼承： 圖表 代碼 flowchart T 閱讀全文
posted @ 2025-08-21 15:33
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set_type_override_by_type 全部重載 set_type_override_by_type(parrot::get_type(), bird::get_type()); set_inst_override_by_type 按路徑重載，重載路徑下的某個component set_ 閱讀全文
posted @ 2025-08-21 09:19
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1. 增加vseq；2. global define/enum寄存器模型reg_model:1.寄存器模型的行為仍是由vseq控制的；2.case test中，寄存器模型需要完成create和connect等操作；例如，將寄存器模型的rm sequencer設置為env下的bus 寄存器sqr，以及 閱讀全文
posted @ 2025-08-20 16:44
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6.4.3匹配類型 一個sequencer只能產生一種類型的transaction，一個sequence如果要想在此sequencer上啟動，那么其所產生的transaction的類型必須是這種transaction或者派生自這種transaction。那么有沒有辦法將兩個截然不同的transact 閱讀全文
posted @ 2025-08-19 14:05
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`uvm_do `define uvm_do(SEQ_OR_ITEM) \ `uvm_do_on_pri_with(SEQ_OR_ITEM, m_sequencer, -1, {}) repeat (10) begin `uvm_do(m_trans) end `uvm_do_with `defin 閱讀全文
posted @ 2025-07-31 19:41
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摘要：
UVC UVM verification component VIP verification IP 商業的，別人做好的，問題較少的IP，自己開發的一般叫UVC。 Reuse 考慮每一個component被取代的情況； 其中最關鍵的是agent的輸入端的disable，passive； clock 閱讀全文
posted @ 2025-07-30 20:02
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摘要：
run_test函數 使所有組件分階段執行所有已注冊的階段。 如果提供了可選的 test_name 參數，或者找到了命令行加參數 +UVM_TESTNAME=TEST_NAME，則指定的組件將在分階段執行之前創建。 測試可能包含新的驗證組件或整個測試平臺，在這種情況下，可以從命令行選擇測試和測試平臺 閱讀全文
posted @ 2025-07-29 08:00
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參考：sequence啟動的三種方式 - 豬肉白菜_125 - 博客園 sequence的啟動 seq的start通過傳遞sqr句柄實現啟動； 但是這種方式將接口暴露在外，不被提倡。 啟動以后，seq會調用uvm_do之類的宏向其傳遞的句柄開始發送事件給sqr； 而driver將通過TLM取得sqr 閱讀全文
posted @ 2025-07-28 23:16
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摘要：
UVM 驗證平臺中所有的組件應該派生自UVM中的類； 每一個派生自uvm_component或其派生類的類在其new函數中要指明兩個參數：name和parent，這是uvm_component類的一大特征。 uvm_driver是一個派生自uvm_component的類，所以也會有這兩個參數。 一個 閱讀全文
posted @ 2025-07-23 19:38
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