【硬件測試】基于FPGA的QPSK+幀同步系統開發與硬件片內測試,包含高斯信道,誤碼統計,可設置SNR
1.算法仿真效果
本文是之前寫的文章
《基于FPGA的QPSK+幀同步系統verilog開發,包含testbench,高斯信道,誤碼統計,可設置SNR》
的硬件測試版本。
在系統在仿真版本基礎上增加了ila在線數據采集模塊，vio在線SNR設置模塊，數據源模塊。
硬件ila測試結果如下：（完整代碼運行后無水印）：
vio設置SNR=6db
vio設置SNR=15db
硬件測試操作步驟可參考程序配套的操作視頻。
2.算法涉及理論知識概要
2.1QPSK
QPSK是一種數字調制方式，它將兩個二進制比特映射到一個符號上，使得每個符號代表四種可能的相位狀態。因此，QPSK調制解調系統可以實現更高的傳輸速率和更高的頻譜效率。基于FPGA的QPSK調制解調系統通常由以下幾個模塊組成：
數據生成模塊：生成要傳輸的二進制數據流。
QPSK調制模塊：將二進制數據流轉換為符號序列，并將每個符號映射到特定的相位狀態。
QPSK解調模塊：將接收到的符號序列解調為二進制數據流。
QPSK調制模塊
QPSK調制模塊將二進制數據流轉換為符號序列，并將每個符號映射到特定的相位狀態。QPSK調制使用四個相位狀態，分別為0度、90度、180度和270度。在QPSK調制中，每個符號代表兩個比特，因此，輸入二進制數據流的速率必須是符號速率的兩倍。
QPSK調制模塊通常使用帶有正弦和余弦輸出的正交調制器（I/Q調制器）來實現。在I/Q調制器中，輸入信號被分成兩路，一路被稱為“正交（I）路”，另一路被稱為“正交（Q）路”。每個輸入符號被映射到一個特定的正交信號，然后通過合成器將兩個信號相加，形成QPSK調制信號。
QPSK解調模塊
QPSK解調模塊將接收到的符號序列解調為二進制數據流。解調模塊使用相干解調器來實現，相干解調器可以將接收到的信號分解成兩個正交分量，然后將它們與本地正交信號相乘，得到原始的QPSK符號。解調器的輸出是一個復數，需要進行幅值解調和相位解調才能得到原始的二進制數據流。
2.2 幀同步
在數字通信中，信息通常是以幀為單位進行組織和傳輸的。幀同步的目的是確定每一幀的起始位置，以便接收端能夠正確地解調出每幀中的數據。
設發送的幀結構為：幀同步碼 + 信息碼元序列 。幀同步碼是具有特定規律的碼序列，用于接收端識別幀的起始。
幀同步的過程就是在接收序列中尋找與幀同步碼匹配的位置，一旦找到匹配位置，就確定了幀的起始位置，后續的碼元就可以按照幀結構進行正確的劃分和處理。
3.Verilog核心程序
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2024/11/04 19:54:30
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);
//產生模擬測試數據
wire signed[1:0]o_msgI;
wire signed[1:0]o_msgQ;
signaler signaler_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits1(o_msgI),
.o_bits2(o_msgQ)
);
//設置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
.clk(i_clk), // input wire clk
.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);
wire signed[15:0]o_Ifir;
wire signed[15:0]o_Qfir;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_rmodc;
wire signed[31:0]o_rmods;
wire signed[31:0]o_rIfir;
wire signed[31:0]o_rQfir;
wire [1:0]o_Ibits_data;
wire [1:0]o_Ibits_head;
wire [7:0]o_Ipeak;
wire o_Ien_data;
wire o_Ien_pn;
wire [1:0]o_Qbits_data;
wire [1:0]o_Qbits_head;
wire [7:0]o_Qpeak;
wire o_Qen_data;
wire o_Qen_pn;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
QPSK_tops uut(
.i_clk (i_clk),
.i_rst (~i_rst),
.i_Ibits (o_msgI),
.i_Qbits (o_msgQ),
.i_SNR (o_SNR),
.o_Ifir (o_Ifir),
.o_Qfir (o_Qfir),
.o_mod_T (),
.o_Nmod_T (o_Nmod_T),
.o_rmodc(o_rmodc),
.o_rmods(o_rmods),
.o_rIfir(o_rIfir),
.o_rQfir(o_rQfir),
.o_Ibits_data (o_Ibits_data),
.o_Ibits_head (o_Ibits_head),
.o_Ipeak (o_Ipeak),
.o_Ien_data (o_Ien_data),
.o_Ien_pn (o_Ien_pn),
.o_Iframe_start (),
.o_Qbits_data (o_Qbits_data),
.o_Qbits_head (o_Qbits_head),
.o_Qpeak (o_Qpeak),
.o_Qen_data (o_Qen_data),
.o_Qen_pn (o_Qen_pn),
.o_Qframe_start (),
.o_error_num (o_error_num),
.o_total_num (o_total_num)
);
//ila篇內測試分析模塊140
ila_0 ila_u (
.clk(i_clk), // input wire clk
.probe0({
o_msgI,o_msgQ,o_SNR,o_Ifir[15:6],o_Qfir[15:6],//30
o_Nmod_T,o_rIfir[27:12],o_rQfir[27:12],//48
o_error_num[15:0],o_total_num[23:0],//40
//28
o_Ien_pn,
o_Ien_data,
o_Ipeak,
o_Ibits_head,
o_Ibits_data,
o_Qen_pn,
o_Qen_data,
o_Qpeak,
o_Qbits_head,
o_Qbits_data
})
);
endmodule
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