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jgliu
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2018年10月13日
【接口時序】8、DDR3驅動原理與FPGA實現(一、DDR的基本原理)
摘要: 一、 軟件平臺與硬件平臺 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:無 3、仿真工具:無 硬件平臺: 1、 FPGA型號:無 2、 DDR3型號:無 二、 存儲器的分類 存儲器一般來說可以分為內部存儲器(內存),外部存儲器(外存),緩沖存儲器(緩存)以
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posted @ 2018-10-13 14:20 jgliu
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2018年10月12日
【設計經驗】1、Verilog中如何規范的處理inout信號
摘要: 在FPGA的設計過程中,有時候會遇到雙向信號(既能作為輸出,也能作為輸入的信號叫雙向信號)。比如,IIC總線中的SDA信號就是一個雙向信號,QSPI Flash的四線操作的時候四根信號線均為雙向信號。在Verilog中用關鍵字inout定義雙向信號,這里總結一下雙向信號的處理方法。 實際上,雙向信號
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posted @ 2018-10-12 21:14 jgliu
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2018年9月22日
【接口時序】7、VGA接口原理與Verilog實現
摘要: 一、 軟件平臺與硬件平臺 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 硬件平臺: 1、 FPGA型號:Xilinx公司的XC6SLX45-2CSG324 2、 VGA接口 3、 液晶顯示器
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posted @ 2018-09-22 16:57 jgliu
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2018年9月16日
【接口時序】6、IIC總線的原理與Verilog實現
摘要: 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 、ChipScope 硬件平臺: 1、 FPGA型號:Xilinx公司的XC6SLX45-2CSG324 2、 EEPROM型號:Microchi
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posted @ 2018-09-16 15:55 jgliu
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2018年9月15日
【接口時序】5、QSPI Flash的原理與QSPI時序的Verilog實現
摘要: 一、 軟件平臺與硬件平臺 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 4、Matlab版本:Matlab2014b/Matlab2016a 硬件平臺: 1、 FPGA型號:Xilinx公司的
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posted @ 2018-09-15 15:57 jgliu
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2018年9月8日
【接口時序】4、SPI總線的原理與Verilog實現
摘要: 一、 軟件平臺與硬件平臺 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 硬件平臺: 1、 FPGA型號:Xilinx公司的XC6SLX45-2CSG324 2、 Flash型號:WinBond
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posted @ 2018-09-08 17:11 jgliu
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2018年8月25日
【接口時序】3、UART串口收發的原理與Verilog實現
摘要: 一、軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 硬件平臺: 1、FPGA型號:XC6SLX45-2CSG324 2、USB轉UART芯片:Silicon Labs CP2102GM 二、原理介紹
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posted @ 2018-08-25 21:05 jgliu
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2018年8月12日
【接口時序】2、Verilog實現流水燈及與C語言的對比
摘要: 一、 軟件平臺與硬件平臺 軟件平臺: 1、操作系統:Windows-8.1 2、開發套件:ISE14.7 3、仿真工具:ModelSim-10.4-SE 硬件平臺: 1、FPGA型號:XC6SLX45-2CSG324 二、 原理介紹 我的開發板上有4個LED燈,原理圖如下: 由原理圖可知僅當FPGA
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posted @ 2018-08-12 17:05 jgliu
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【接口時序】1、軟件與Verilog基本格式規范說明
摘要: 一、 說明 以前總是沒有記錄的習慣,導致遇到問題時總得重新回憶與摸索,大大降低了學習效率,從今天開始決定改掉這個壞毛病,認真記錄自己的Verilog學習之路,希望自己能一直堅持下去。 二、 軟件資源與硬件資源 軟件資源說明: 1、UltraEdit:本博客所有的Verilog代碼全部都在UltraE
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posted @ 2018-08-12 12:45 jgliu
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